Data TLB: 4-KB or 4-MB pages, fully associative, 64 entries Instruction TLB: 4-KB, 2-MB or 4-MB pages, fully associative, 64 entries No 2nd-level cache or, if processor contains a valid 2nd-level cache, no 3rd-level cache
Cache details
Cache:
L1 data
L1 instruction
L2
Size:
8 KB
12K uops
512 KB
Associativity:
4-way set associative
8-way set associative
8-way set associative
Line size:
64 bytes
64 bytes
Comments:
sectored cache
sectored cache
Supported instructions
Instruction set extensions
Additional instructions
MMX
CLFLUSH
SSE
CMOV
SSE2
CMPXCHG8B
FXSAVE/FXRSTORE
SYSENTER/SYSEXIT
Integrated features and technologies
Major features
Other features
On-chip Floating Point Unit
36-bit page-size extensions
Advanced programmable interrupt controller
Debug store
Debugging extensions
Machine check architecture
Machine check exception
Memory-type range registers
Model-specific registers
Page attribute table
Page global extension
Page-size extensions (4MB pages)
Physical address extensions
Self-snoop
Thermal monitor
Thermal monitor and software controlled clock facilities
Deze website maakt uitsluitend gebruik van cookies om de functionaliteit te waarborgen, er worden geen analytische gegevens verzameld voor reclame doeleinden. Meer Informatie
OK
Ps. Sommige producten hebben een maximaal bestelbaar aantal! Sommige producten hebben een limiet op het aantal per bestelling, omdat wij deze producten aan zoveel mogelijk klanten willen aanbieden, of dat inkoop gerelateerd deze producten beperkt te verkrijgen zijn. Wij profileren ons niet als groothandel. Wilt u toch grotere aantallen bestellen van het desbetreffende product?, neem contact met ons op voor de mogelijkheden.
-800x800.jpg "Intel Pentium 4 / 2.0 GHz")
